NPIC6C596ABQX

NPIC6C596ABQX ist ein 8-Bit-Schieberegister mit seriellem Eingang/seriellem oder parallelem Ausgang sowie einem Speicherregister und Open-Drain-Ausgängen. Schiebe- und Speicherregister verfügen über separate Takte. Der Baustein verfügt über einen seriellen Eingang (DS) und einen seriellen Ausgang (Q7S), wodurch eine Kaskadierung ermöglicht wird, und einen asynchronen Reset (MR\)-Eingang. Ein Low-Zustand an MR\ setzt das Schieberegister und das Speicherregister zurück. Daten werden an den Low-zu-High-Übergängen des SHCP-Eingangs verschoben. Die Daten im Schieberegister werden bei einem Low-zu-High-Übergang des STCP-Eingangs in das Speicherregister übertragen. Bei Verbindung beider Takte ist das Schieberegister dem Speicherregister immer einen Taktimpuls voraus. Zum Bereitstellen einer zusätzlichen Hold-Zeit in kaskadierten Anwendungen wird der serielle Ausgang QS7 an der fallenden Flanke von SHCP ausgetaktet. Daten im Speicherregister steuern das Gate des EDNMOS-Transistors an, wenn sich der Output Enable-Eingang im Low-Zustand befindet.

• Acht Leistungs-EDNMOS-Transistorausgänge mit 100mA Dauerstrom
• Sperrspannung am Ausgang: 33V
• Erweiterte Kaskadierung für mehrere Stufen
• Alle Register geleert mit einem Eingang
• Niedriger Stromverbrauch
• Strombegrenzung: 250mA
• Avalanche-Energie: 30mJ

Anwendungen

Signalgabe

Warnungen und Hinweise

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